prompt技巧:如何让AI写出我想要的风格的verilog代码?

张开发
2026/6/22 1:36:26 15 分钟阅读
prompt技巧:如何让AI写出我想要的风格的verilog代码?
在芯片研发中AI生成代码已经成了日常标配。但很多工程师会发现一个奇怪的现象让AI写一个简洁的APB slave模块它给你的代码往往平淡无奇甚至有点啰嗦。但如果换个说法输出的代码立刻变得干净利落注释也变得犀利直接。抽象词汇的困境简洁、清晰、高效这些词对人类工程师来说有明确含义。但对大模型来说这些词太模糊了。什么叫简洁是减少代码行数还是减少模块层级是省略注释还是精简信号命名大模型在训练时见过无数种简洁的实现方式每一种都被人类标注为简洁。结果就是当你说简洁时模型不知道该激活哪一种模式最后输出的是一个平均值——不好不坏没有特点。

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